在应用材料公司的“连接和集成芯片的新方法”中，应用材料公司谈到了芯片中的布线以及该行业在缩小晶体管规模方面的问题。结论是，背面供电趋势是逻辑芯片如何缩小的下一步。

EUV 是 7nm 时代的重大技术变革，EUV 提供的持续尺寸缩小是有帮助的，但不是解决微缩挑战的唯一解决方案。应用材料公司广泛谈论的大机会是 BS-PDN（后端供电网络）。BS-PDN是如此重要，您不妨将其称为从 Gate All Around (GAA) 到 1/2nm 节点的扩展。英特尔和台积电的竞争力路线图在很大程度上取决于 BS-PDN 的实施。毫不夸张地说，英特尔的整个转变都取决于这项技术。因此，本文将详细的介绍什么是背面供电技术。

BS-PDN正试图解决晶体管缩放中的一个大问题：电阻问题，这是是电气工程中的一个基本问题。电阻是材料抵抗电流强度的一种属性。像铜这样的材料的电阻从来都不是限制因素，但随着我们将铜线缩小，电阻开始呈指数级上升。

中间解决方案是新的金属层，例如钴。钴帮助这些电线保持足够的电荷，以将信号和电力传输到晶体管工作，但是这种关系正在达到一个基本极限。这在某种程度上阻碍了制造更小的晶体管的能力。

从能源的角度来看，在整个封装中移动电力是最重要的一项，因为这会影响半导体的整体性能和功率。除了半导体在微观层面上的电阻挑战之外，我们在典型半导体的配电层上达到了复杂性的极限。标准半导体在晶圆正面一层一层地构建，这就是我们长期以来一直在缩放的方式。金属分布网络有很多层，现在IR下降开始累积，变得难以处理。

连续层会导致电压下降，较高的电阻会与较小的层复合。半导体中的这些背景层对于最关键层（实际晶体管本身）的总体设计至关重要。所以我们不能再在正面制作这些巨大的堆栈了。这就是 BS-PDN发挥作用的地方。拆分信号层和电源层是一个聪明的技巧，这样可以更大程度地调整晶体管的尺寸，而不是几何特征的物理收缩。所以我们正在重组半导体结构的内部。以下是 BS-PDN 如何缩小结构尺寸的示例。

将电源信号和信号线合并为仅一条信号线将为更多晶体管腾出空间。这是使用创造力而不是基础物理学的有效收缩。BS-PDN 将通过将信号层放置在芯片的顶部而将电源层放置在芯片的底部来实现这一点。

这项新技术以前从未有过，但它是先进封装趋势的持续延伸。传统上，我们只在一侧制造半导体，但现在我们已经开始使用混合键合将芯片键合在一起。工程师们意识到可以将电源层粘合到芯片的底部，从而节省空间并解决电阻问题。

最终效果是一种不依赖于 EUV 的晶体管尺寸缩放方式，而且这种缩小将相当于 2 代 EUV 缩小。它的影响是巨大的，现在几乎是未来半导体扩展的路线图。

请注意，从平面到FinFET，再到GAA，最后是带有BS-PDN的GAA。同样，更小的面积和更高的效率正在扩展芯片，这次的收缩不是来自光刻，而是一种先进的封装技术。

但是，应用材料公司的演示文稿讨论了如何用不同的方法来实现 BS-PDN 层。他们选择更好的埋入式侧轨，电源通孔和背面触点连接到源极/漏极。不同技术之间的差异在数量级上是不同的，背面埋入式导轨提供的功率性能是正面交付的7 倍。因此，这个技术将能带来巨大的回报。

英特尔正计划全力支持Power Via。到 2024 年，当他们出货 20A 节点时，他们将在 RibbonFET 旁边插入 Power Via BS-PDN，最终结果是他们应该占据工艺领先地位。但台积电选择的BS-PDN实现是低复杂度的埋入式电力轨。这是Pat Gelsinger和英特尔在其架构上的真正赌注。这是关于在提供 GAA 的同时比台积电更具战略性的 BS-PDN 选择。

台积电很可能不会失败，因为埋藏式电力轨可以在今天的工具上完成，而Power Via是一种尚未实现的技术。因此，台积电将以典型的方式执行保守但可实现的架构选择，而英特尔则将赌注押在BS-PDN上。

BS-PDN是一个巨大的转折点。台积电可能会因为没有采取积极的设计措施来提高性能而失去在晶体管密度方面的领先优势。

这两家公司之间的差距很小，但实际上是对谁将制造出最好的技术的数十亿美元的押注。这与传统的缩放不同，并预告了即将发生的事情。EUV的出现帮助缩小了规模，但现在不仅仅是EUV，还有BS-PDN等设计选择。整个方法甚至有了一个新名称，即设计技术协同优化或DTCO。这不再只是关于缩小尺寸。DTCO 是制造成本越来越高的一个例子，而这些技术挑战将成为我们未来扩展的方式。这个方的图表显示了 DTCO 导致密度缩放的百分比。

DTCO 是一种有助于降低在半导体制造中开发先进工艺所需的成本和开发时间的方法。这将增加额外的成本和设计，这将使芯片的设计更加昂贵和复杂，但会显著增加制造半导体的步骤和工艺。当然，这种复杂性适用于半导体。

此外，我们改善缩放的具体机制是在微观层面上的一种高级封装形式，即通过混合键合实现晶圆到晶圆的键合，将两个芯片翻转到一个芯片上。BS-PDN只是我们在缩放过程中看到的第一个示例。下面是左侧的旧互连方法和右侧的新互连方法。

右侧的图形中，黑色和灰色金属层，混合键合层将两个芯片合并在一起以创建背面网络并将信号和晶体管级分开。除了解决电阻问题，这里的另一个好处是单元尺寸会更小。

令人惊奇的是还有一个路线图，因为 BPR 扩展到 Power Via，然后扩展到 Backside Contact Source/Drain。另一个收获是混合键合，这种效应将增加更多的硅、更多的步骤，以及一种全新的、高度关键的工具，这将起到重要作用。Wafer to Wafer和芯片到晶圆工具将非常重要。

许多公司都在追求这一点——包括应用材料公司与 BESI 结合使用的 Die-to-Wafer工具。但Wafer to Wafer是东京电子提供的一种新工具。这些市场是巨大的增量增长驱动力，布线机会预计将以WFE的3倍速度增长。

这些设计选择是推动我们前进的下一条重要途径。EUV 的出现使得High-NA 将有助于解决分辨率错误，但这并不像在仅 EUV 的环境中考虑事情那么简单。下一个要解决的问题将是制造过程中更先进的封装类型创新。这是对半导体工艺的又一次长期投入。两家最大晶圆厂的命运取决于先进封装决策，而不是光刻决策，并且可能单独的先进封装决策将成为超越 BS-PDN 类型决策的驱动力。

制造最佳多芯片封装的能力是下一个竞争前沿。它解决了标线问题，并且随着世界变得更加专业化，可能会解决技术扩展的多个问题。混合键合是使这一切成为可能的工具。BS-PDN、混合键合和 DTCO 只是未来的迹象。

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