随着领先的芯片制造商继续将finFET（很快还有纳米片晶体管）扩展到越来越窄的间距，最小的金属线最终将变得站不住脚，使用铜及其衬里和阻挡金属。接下来会发生什么，何时发生，仍有待确定。正在探索多种选择，每种选择都有自己的一套权衡。
自从 IBM 在 1990 年代向业界介绍具有双大马士革处理的铜互连以来，半导体行业一直在利用铜的高导电性、低电阻率和可靠的互连。但随着电阻和电容的上升，RC延迟将继续显著影响器件性能。
铜的替代品，如钌和钼，可以使用双大马士革进行整合。尽管如此，它们可能更适合金属蚀刻的减法方案，自铝互连时代以来，金属蚀刻尚未在逻辑中广泛使用。尽管如此，领先的设备制造商和设备公司正在为这些最低水平的铜寻求一些有趣的途径。与此同时，工程师和研究团队正在进一步扩展铜，这提供了迄今为止更实惠和更具吸引力的路线。
“在过去的25年里，双大马士革一直是，而且仍然是互连的面包和黄油。但我们看到，由于RC延迟的原因，金属图案化可能会变得相关，“imec研究员兼纳米互连项目主任Zsolt Tokei说。Imec的方案被称为半大马士革，由于向减法过程的过渡将是戏剧性的，因此可能会逐渐引入。“我们认为起初它将用于一层，但后来它将传播到几层。这与自对准过孔相结合，也许还会改变线路中间。
同时，系统性能驱动因素使得如果可能的话，将存储设备移动到生产线的后端变得很有吸引力。如果行业开始引入热预算较低的互连工艺，则内存或其他设备集成等方法变得可行。但首先，必须解决扩展铜缆和引入背面配电方案的直接工程挑战。
从铜线获得更多里程 在2nm逻辑节点上，铜线和过孔正在通过创造性手段进行扩展。一些最有吸引力的选择包括限制阻挡层和衬里材料的电阻率影响，要么通过使这些薄膜更薄 - 从化学气相沉积（CVD）到原子层沉积（ALD） - 或者消除它们，例如，沿着通孔和线之间的垂直路径。
TEL和应用材料公司都提供使用自组装单层（SAM）实现选择性沉积的集成工艺。这些SAM使用CVD或旋装薄膜，通常选择性地沉积在金属上，而不是电介质上，以便钴或钌衬里或ALD Ta/TaN等屏障粘附在所需的表面上。
在IITC的一次演讲中，TEL企业研发部门和JSR Micro的Yuki Kikuchi及其同事展示了与使用JSR的SAM抑制ALD TaN甚至取代铜屏障金属相关的电阻和铜体积的改善。[1] 对低 k 电介质 （2.5） 的最佳选择性是通过在通孔底部使用一种 SAM （SAM_B），然后在低 k 上使用另一种材料 （SAM_F） 来实现的（见图 1）。这种流动使钌衬里完全从通孔侧壁上消失。
无花果。1：氢气预处理后，自组装单层（SAM）在使用化学沉积的预通孔填充过程中充当屏障。资料来源：IITC 2022
有趣的是，研究人员测试了一种预通孔填充工艺，其中不是在铜填充下使用屏障（TaN），而是在化学沉积（ELD）后沉积。设备制造商正在对预填充通孔进行更广泛的测试，以降低电阻率，确保可靠性并延长铜流的生产率。
微小过孔是互连链中的最终薄弱环节。Imec和应用材料公司比较了钌、钨和铜过孔，以了解与在24nm通孔中使用钨或钌相比，消除铜中的底部Ta阻挡层可实现哪些电阻优势（见图2）。[2] imec的互连金属化专家Marleen van der Veen说：“关键的工艺步骤是在对通孔底部的裸露铜进行原位界面工程之后，仅在电介质上进行选择性ALD TaN阻挡层沉积。该团队确定通过消除屏障实现了通孔电阻降低20%。在较小的尺寸上，减少会更大。
无花果。2：单通孔电阻 比较双大马士革铜参考与选择性阻挡铜、无障碍双大马士革钌和混合钨/铜，显示消除通孔底部的屏障有 20% 的好处。资料来源：IITC 2022
拐点：引入减法刻
蚀 在2nm节点之后的某个时候，业界很可能会从双大马士革转变为减法金属化的形式。这是一个巨大的变化，不会掉以轻心。
Imec的减法金属化版本称为半大马士革，因为它始于沟槽的介电蚀刻，类似于双大马士革。“这是非常大的一步，因为它是一个新模块，它有风险，”imec的Tokei说。“然后，纵横比可以逐渐增加，并且在某些时候可以合并气隙。该过程使用介电CMP步骤，类似于在浅沟槽隔离（STI）步骤中执行的介电CMP。
Tokei预计最有可能使用钌进行大约四代半大马士革加工。之后，二元或三级金属合金可能会发挥作用。“我们已经根据电阻率和其他一些因素确定了几个很好的候选者，但这是非常早期的研发工作，”他说。“我们有大约六年的时间来真正将其缩小到最佳候选人。
在半大马士革中，过孔首先在电介质堆栈中图案化，然后是钌沉积，这会溢出特征。然后将该金属层掩蔽并蚀刻以形成与通孔正交的线层。金属图案化后，线条可以用电介质填充或用于在本地层形成部分气隙。根据imec模拟，该过程的成本与双大马士革的成本相当。
那么铜互连的扩展程度有多远？与钌直接比较，最近的一项研究确定，从铜到钌的电阻率交叉点略低于300nm2，大约17 x 17nm（见图3）。
制造气隙有不同的方法，包括部分间隙填充或使用牺牲材料。然而，Tokei指出，在相同尺寸的特征上实现整个晶圆的一致气隙深度是一项行业挑战。他强调，气隙的形成不应需要额外的掩模层，而是作为加工的一部分形成。此外，必须特别注意散热，因为空气是劣质导体。
无花果。3：钌的电阻率低于铜的电阻率低于300nm2。来源：VLSI 2022
过渡到减材金属化具有根本优势，包括不会因CMP和蚀刻而造成介电损坏，能够使用更高的纵横比线（降低电阻），以及可能更简单的工艺。尽管如此，蚀刻工艺的负担要大得多，特别是当CD向10nm金属间距移动时。
泛林集团和imec探讨了与氧基钌蚀刻化学相关的一些挑战。[3] 通常，钌通过溅射（物理气相沉积或 PVD）沉积，然后在 400°C 左右退火以达到最低电阻率。Si3N4/TiN 硬掩模（心轴）中的间隔图案用于形成紧密的尺寸，从中蚀刻 >3 纵横比的钌线。一个关键的挑战是在硬面罩的侧壁上生长氧化层，这大大缩小了沟渠。实施了先进的清洁步骤和原位等离子清洗，以去除残留物并限制 TiN 咬边。
用于氯化氯中的钼蚀刻2/O2化学，Lam和imec确定主要问题是金属的侧壁钝化和氧化不足。该团队能够通过在部分钼蚀刻后沉积薄氧化物来解决这个问题，他们指出，由于金属的氧化电位，封装可能是必要的。
“根据数据，我们在钌方面取得的进展比在钼方面取得的进展更多，”imec的Tokei说。“钼的问题之一是氧化，这使得它更适合大马士革类型的方法。对于中线来说非常有趣，而且它是一种廉价的金属。
流程建模在帮助建立设计规则、评估流程窗口和斜坡良率方面发挥着关键作用。泛林计算产品副总裁David Fried表示：“虚拟制造是对工艺和工艺流程的逐步行为描述，与关键设计信息相结合，为晶圆中发生的事情创建硅精确的3D模型。
例如，Lam的Coventor部门的SEMulator3D平台用于评估imec的半大马士革流与工艺助推器如何影响金属间距为14nm和16nm（1.5nm节点）的新掩模组的RC性能。[4] 对性能助推器，包括完全自对准的图案、高 AR 金属线和气隙进行了建模和确认。在其他发现中，模拟器比较了过孔自对准的不同方法，以确定哪种方法在10nm和7nm节点上实现了最宽的覆盖公差。
“因为这些模型必须是硅精确的，所以我们在校准技术上花费了大量时间，”弗里德说。“通过我们的基线过程模型，我们使用机器学习技术对过程模型进行多变量非线性优化，从而创建该过程的可视化表示。当它被校准到过程空间中的多个点时，它就会预测过程窗口的其余部分。
绑定背面电源
背面供电 （BPD） 是一种从晶圆背面向晶体管供电的创新方法，释放了前端互连以仅传输信号。这缓解了拥塞，领先的芯片制造商将在2nm节点上实现它。“利用晶圆背面进行功率分配可以有效地增加芯片的功能面积，而不会增加其占地面积，”泛林集团高级工程总监Tom Mountsier说。
“背面电源集成的最大挑战之一是通过电气连接晶圆的正面和背面。这就是TSV的用武之地，“Mountsier说，并指出芯片制造商正在评估不同的集成方案。所有选项都涉及蚀刻和金属填充。
最具挑战性的方案涉及与源外延的直接背面接触。“过孔将是小而高的纵横比，”他说。“您还需要与外延进行低电阻接触，就像正面的源极/漏极触点一样。因此，钨填充或可能的钼将是可能的选择。由于重大的集成挑战，例如将背面触点与正面外延对齐，以及在降低温度（400°C或更低）下在金属和外延之间实现欧姆接触，实现将需要时间。
Lam的高级半导体工艺工程师Assawer Soussou总结道：“背面供电以工艺复杂性为代价实现了技术优势。
电力输送也已成为包装业务方面的热门话题。“最近，人们对光子学很感兴趣，尤其是共封装光学器件，”ASE销售和营销高级副总裁Yin Chang说。“这大大增加了数据传输的带宽。许多公司在通过基板可以承载多少带宽方面都达到了极限，如果你无法满足这些要求，那么光子学实际上是唯一的选择。因此，基板正在真正成为一种动力传输系统。
结论
如今，双大马士革铜正在扩展到20nm间距，但涉及钌或其他替代金属的减材方案即将发生根本性的变化。在电阻率方面，钌变得有吸引力，因为特征下降到17 x 17nm以下，领先的设备制造商正在接近这一点。公司可以使用无障碍底部获得额外收益，同时为伟大的转型做准备。
（自动翻译的，哈哈哈哈）
https://semiengineering.com/how-far-will-copper-interconnects-scale/