温馨提醒
凡经过EETOP创芯大讲堂培训过的同学，如需工作推荐，请联系微信 ssywtt
由于本课程在春节期间曾经实时75折巨幅优惠！虽然宣传多次，但还是有很多同学错过了此次优惠机会。为此应大家要求创芯大讲堂对这门课程再次开放75折，让假期内没有来得及购课的同学再有一次打折优惠的机会!
苹果手机的同学请注意，由于苹果有30%的渠道费用所以购买课程的时候请勿进网易app购买，可以在微信或者PC端进行购买，不清楚的地方可以添加微信ssywtt进行咨询。
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本课程适合所有有志向进入数字芯片设计领域、赢取高薪职位的专业以及非专业人士- 理工科类本科及研究生相关专业：微电子，集成电路，电子信息，计算机，通信工程，自动化，机械电子，电气工程等专业。
理科类本科及研究生不相关专业：生物工程、化学工程与工艺、物理、材料工程等非集成电路相关专业，有意投身半导体事业的同学。
有意向转入IC行业的在职人士。
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如果对课程需要进一步了解可添加微信 ssywtt，留言：数字芯片设计咨询。拉你进入课程咨询群，课程购买完成的同学将被邀请到课程vip学习讨论群，与行业内的同学及授课老师一起交流答疑学习。第13讲 verilog HDL设计module结构分解认知第15讲 Verilog HDL组合逻辑实现方式讲解与EDA实操（上）第16讲 Verilog HDL组合逻辑实现方式讲解与EDA实操（下）第18讲 Verilog HDL时序逻辑EDA实操第20讲 Verilog HDL门级建模、数据流建模、行为级建模讲解与EDA实操第32讲 Verilog初级设计--呼吸灯手撕代码第48讲 SystemVerilog与Verilog第49讲 System Verilog数据类型讲解第50讲 System Verilog数据类型实操第51讲 System Verilog的断言--SVA第57讲 实训I2C的Register模块的设计（上）第58讲 实训I2C的Register模块的设计（下）第59讲 实训I2C的i2c_bit_ctrl模块的设计（上）第60讲 实训I2C的i2c_bit_ctrl模块的设计（下）第61讲 实训I2C的i2c_byte_ctrl模块的设计（上）第62讲 实训I2C的i2c_byte_ctrl模块的设计（下）第69讲 实训PPU的模块cpu_if的设计（上）第70讲 实训PPU的模块cpu_if的设计（下）第71讲 实训PPU的模块test_core的设计（上）第72讲 实训PPU的模块test_core的设计（下）第78讲 PPU验证的测试点分解与UVM环境如何跑起来第83讲 RISC_V SoC中memory的设计第92讲 数字芯片综合DC实操--综合的脚本化执行第96讲 Spyglass软件Step by Step教程理论部分之外，我们提供Linux学习平台以及EDA的相关安装包服务，与学员一起搭建学习数字芯片设计的最佳环境，通过理论学习+实训项目，帮助学员扫清学习数字前端设计过程中一切障碍。顺利完成学习的学员，将全面掌握业界通用的数字前端设计项目开发体系与流程，达到数字前端岗位入门的要求，通过入职后简单的公司培训，可以直接上手公司项目。通过对芯片设计行业以及芯片设计工程师的工作内容做出梳理，引导大家树立对芯片设计领域正确的认识。本部分内容对于学员整体把握数字芯片设计起到非常重要的全局作用。课程从芯片设计的基础语言Verilog HDL讲起，从最基础的概念开始，将每一个知识点转换到实操当中，让大家感受到EDA软件的操作，借此将学员设计语言障碍清扫干净，学完这部分内容，学员基本能达到设计入门的程度。在此基础上，学员既可以选择继续学习设计，也可以走数字验证的路线。深入学习FIFO设计，帮学员彻底搞清楚什么是FIFO，学会模块设计和设计文档。通过三个硬核的实训项目，真学真练，在实操中完成数字前端设计的系统学习。在这一部分将看到I2C core虚拟项目设计、PPU虚拟项目项目设计、RISC_CPU虚拟项目设计。这一部分是数字芯片综合概念以及DC工具使用。通过综合概念综述、时序、综合库概述等的讲解，结合DC工具使用，完成虚拟项目综合。附加一个项目，供学有余力的同学深入研究。作为整个培训的最后一个项目，会帮助学员理顺整个设计工作的思路，为进入职场做好准备。 | | | |
| | - 第11讲数字芯片验证基本技能——inux基础VIM编辑器基础知识
- 第12讲数字芯片设计基本技能——She常见指令与gvim编辑器实操演示
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| | - 第13讲 Veriog HD设计modue结构分解认知
- 第15讲Veriog HD组合逻辑实现方式讲解与EDA实操（上）
- 第16讲Veriog HD组合逻辑实现方式讲解与EDA实操（下）
- 第20讲 Veriog HD门级建模、数据流建模、行为级建模讲解与EDA实操
- 第22讲 Veriog HD coding styte
- 第53讲 System Veriog设计属性补充讲解一
- 第54讲 System Veriog设计属性补充讲解二
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