对于NR控制信道的Polar码,有以下特性::
1.J在上下行中可能不同
2.J可能取决于上行中的有效载荷大小(不排除0)
1.对于下行,nFAR=16(至少对于eMBB相关DCI)
2.对于上行,nFAR=8或16(至少对于eMBB相关UCI;)
与纯粹基于实现的方法相比,Polar码技术有助于提前终止(即在解码所有信息位之前),而不会降低BLER性能或时延(特别是考虑到信息和辅助位的解交织时间)。
K: 信息位长度
M: 代码块长度
N: 母码块长度,等于2log2(M)
R: 编码速率
I: 信息集Information set
F: 冻结集Frozen set
P: 缩短/穿孔图案
J 个CRC位和J’ge PC位都有助于通过极化码(M,K)的SCL解码器提高编码性能,但J’个PC位由于其“early-intervention coding gain”而允许额外的编码增益。
根本区别在于:
PC bit的“Early-intervention”有助于SCL解码器在早期解码阶段快速收敛到一些更可能的候选者。这种早期干预增益与(1)SCL解码器的性质和(2)PC位的位置和值有关。
在SCL解码器中,路径度量与假设码字之间的距离密切相关。在早期解码阶段,SCL解码器将接收到的向量LLR与与每个存活路径相关联的假设码字集进行比较。为了避免在早期解码阶段丢弃真实路径,错误路径的路径度量应该比真实路径受到更多的惩罚。这要求与列表路径相关联的假设码字“尽可能远”,以便真值路径“尽可能可区分”,尤其是对于仅在几位上存在差异的路径。
从此开始,有几种选择PC位位置的策略:
建议的PC位选择采用第一个选项。不同路径的假设码字之间的最小距离等于wmin,即最小Hamming 权重{gi,i∈I},其中gi是Arikan kernel的第i行,I是信息集。基于wmin的PC选择增强了最小代码距离。最重要的是,距离频谱可以通过一些前面的信息位的线性组合来改善。
下图是一个带有PC位和分布式CRC位的polar码,以最大限度地利用辅助位。
J+J1’是一个(J+J1’)位CRC多项式的部分分布CRC位,用于错误检测和提前终止:
J2’+J”是用于纠错(路径修剪)的PC位
总共,除了16位CRC位之外,没有超过8个额外的辅助位。
J1'分布式CRC位用于提前终止。一旦生成J+J1’个CRC位,J1’CRC位将被放置在分散在信息块上的一些位位置上。分布式CRC位的数量(J1’)及其位位置对于提前终止和FAR的性能都至关重要。
分布式CRC比特值由循环移位寄存器通过CRC多项式生成,如下所示
1.J+J1'分布式CRC位值取自图2所示CRC循环移位寄存器的中间状态,J CRC位值取自同一移位寄存器的最终状态。
其他精确位置为:第((k+j)%(J+J1’))个寄存器状态(从左到右)。
J1'分布式CRC bit位设计用于提前终止。下面演示了分布式CRC比特的数量和位置必须根据比特位置和可靠性按比例分配。这种设计对于提前终止和FAR的性能都至关重要。
分配J1’CRC bit位而不是所有CRC位的原因是为了满足FAR目标。如果一个K位信息块被分成两个长度为K1和K2的段(大小可能不相等),则它们的块错误率(BLER)将彼此不同,这将要求在两个段之间按比例分配CRC位,例如Js1和Js2。
其中,BLER1是第1比特错误发生在Segment 1中的概率,BLER2是第1比特错误发生在Segment 2中的概率。
基于FAR模型,可以在给定特定信噪比的情况下计算FAR。如果不对每个Segment 的奇偶校验位(即Js1和Js2)的数量和位置进行仔细选择,可能无法满足系统级FAR要求。
奇偶校验位位置的设计必须遵循以下两个原则
基于原理和FAR模型,介绍了一种离线分配CRC位的方法:
如上所述,在第一个P1%、P2%和P3%(例如30%、40%、50%)信息位位置之后分别放置3个奇偶校验位,可以实现提前终止,而不会导致FAR和BLER降级。P1、P2和P3的特定值可以根据不同的块长度和码率离线计算和预存储。在确定分布式CRC bit的bit位置时,应考虑polar码的可靠性。这将用J1'分布式CRC bit保护FAR。
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